数字时钟-明德至简设计与应用FPGA

不同数字对应的段选信号值。       明德开发板使用的是共阳数码管。根据上表,可写出下面代码。       当然,也可以写成case的形式,结果都是一样的。       sel_data从m_g、m_s、f_g、f_s、s_g和s_s中选取。当cnt1...

http://bbs.eeworld.com.cn/thread-1062318-1-1.html 发布时间: 2018-12-05



信号发生器和DA转换-明德至简设计与应用FPGA

的波形数据。最后经D/A转换器和 LPF将波形数据转换成所需要的模拟波形。 1.2 DA转换         明德教学板板载双通道、125MHz 转换速率、8bi的高速DA芯片,满足常用信号发生器、滤波信号输出等需求。实际位置如下所示:       芯片型号是AD9709,AD9709是一款双...

http://bbs.eeworld.com.cn/thread-1061732-1-1.html 发布时间: 2018-11-29



信号发生器和DA转换 FPGA案例教程

所需要的模拟波形。 1.2 DA转换         明德教学板板载双通道、125MHz 转换速率、8bi的高速DA芯片,满足常用信号发生器、滤波信号输出等需求。实际位置如下所示:       芯片型号是AD9709,AD9709是一款双端口、高速、双通道、8位CMOS DAC,其中集成两个...

http://bbs.eeworld.com.cn/thread-1060248-1-1.html 发布时间: 2018-11-16



基于FPGA的AD/DA采集(附件源码代码)

还有:绝对精度(Absolute Accuracy) ,相对精度(Relative Accuracy),微分非线性,单调性和无错码,总谐波失真(Total Harmonic Distotortion缩写THD)和积分非线性。 1.2 教学板AD原理图    明德教学板上板载板载32Mhz 转换速率、8bit高速AD芯片AD9280,满足各种信号的采集,满足用户实现各种常见滤波算法...

http://bbs.eeworld.com.cn/thread-1059916-1-1.html 发布时间: 2018-11-13



明德至简设计法原理与应用--1.1FPGA简介

存储其中的数据读入片内RAM,完成配置后,进入工作状态;掉电后FPGA恢复为白片,内部逻辑消失。这样FPGA不仅能反复使用,还无需专门的FPGA编程器,只需通用的EPROM、PROM编程器即可。 原文出处:http://www.mdy-edu.com/product/784.html 此内容由EEWORLD论坛网友njiggih原创,如需转载或用于商业用途需征得作者同意并注明出处 明德至简...

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明德FPGA连载课程第一阶段第三章VERILOG(1)

同意并注明出处 明德FPGA连载课程第一阶段第三章VERILOG(1) ...

http://bbs.eeworld.com.cn/thread-1057800-1-1.html 发布时间: 2018-11-05



明德FPGA连载课程第一阶段第二章FPGA设计流程

以及SignalProb)来解决上述矛盾,它们只需要占用芯片少量的逻辑资源,具有很高的实用价值。本书就介绍SIGNALTAP工具的使用。 此内容由EEWORLD论坛网友guyu_1原创,如需转载或用于商业用途需征得作者同意并注明出处 明德FPGA连载课程第一阶段第二章FPGA设计流程 ...

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推荐fpga入门开发板

本帖最后由 njiggih 于 2018-10-24 12:01 编辑 推荐一个入门挺好的开发板,先介绍,过几天写测评: 下图总体展示了明德mp801开发板的硬件资源。如下所示: 明德mp801开发板板载众多的外设,从简单的led到复杂的sdram等一应俱全,其中板载EP4CE15F23C8,拥有15K逻辑资源,504K bit ram资源,且板载3片128M bit...

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明德至简设计法--verilog综合器和仿真器

Verilg是硬件描述语言,顾名思义,就是用代码的形式描述硬件的功能。而我们最终是要在电路上实现该功能的。当Verilog描述出硬件功能后,我们需要综合器对Verilog代码进行解释,将代码转化成实际的电路来表示,最终实际的电路,我们称之为网表。这种将Verilog代码转成网表的工具,就是综合器。上图左上角是一份verilog代码,该代码描述了一个加法器功能。该代码经过综合器解释后,转化成一个加法器电路。QUARTUS、ISE和VIVADO都是综合器,集成电路常用的综合器是DC。 我们在FPGA设计的过程中,不可避免会出现各种BUG。如果我们编写好代码,综合成电路,烧写到FPGA后,才看...

http://home.eeworld.com.cn/my/space-uid-650878-blogid-723240.html 发布时间: 2018-10-10



FPGA数码管动态扫描附件详细的讲解

及发光二极管的余辉效应,尽管实际上各位数码管并非同时点亮,但只要扫描的速度足够快,给人的印象就是一组稳定的显示数据,不会有闪烁感,动态显示的效果和静态显示是一样的,能够节省大量的I/O端口,而且功耗更低。明德开发板上一共有2组4位的共阳数码管,也就是说一共有8个共阳数码管。数码管的配置电路如下。file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01...

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基于至简设计法的串口通信设计

的是功能,例如计数10下,我们就直接用add_cnt && cnt==10-1表示。Dout信号在数到10个时就变高,我们就会写出下面代码: If(add_cnt && cnt==10-1)    dout <= 1; 这就是功能设计。 当然,有读者会疑问,这样不用考虑波形,真能保证波形是正确的吗?其实,这方面已经有明德的规范来保证...

http://bbs.eeworld.com.cn/thread-977407-1-1.html 发布时间: 2018-09-28



基于FPGA至简设计法的OV7670图像采集

,则先给写命令,写地址和写数据由配置表给出,执行完后,再给读命令,读地址与本次操作的写地址相同。 采用需配置外设交互架构,在配置具有多功能的外设的寄存器时,能够很方便地进行调试,仅需通过修改配置表就可以实现,所以明德强烈推荐此类外设使用该构架。调试过程一般是确认读操作,看能否读1个寄存器数据,从而确保读操作没问题;然后写1个寄存器再读出来,确认读出来的数据是不是写进去的数据,从而确保读写操作...

http://bbs.eeworld.com.cn/thread-976588-1-1.html 发布时间: 2018-09-25



FPGA1位闪烁灯设计[1241003385]

与荧光粉发出的黄光混合,可以得到白光。对于InGaN/YAG白色LED,通过改变YAG荧光粉的化学组成和调节荧光粉层的厚度,可以获得色温3500-10000K的各色白光。这种通过蓝光LED得到白光的方法,构造简单、成本低廉、技术成熟度高,因此运用最多。 明德的教学板一共有8个可发绿光的LED灯。下面是LED灯的原理图。         ...

http://bbs.eeworld.com.cn/thread-954735-1-1.html 发布时间: 2018-09-21



FPGA入门基础学习--D触发器、波形、代码

上升沿,才有信号变化呢?有什么用呢?例如:明德的波形,默认的情况下都是同步信号,这意味着en和dout都是由D触发器产生的。因此信号的变化,都是在时钟上升沿之后才开始的,en也是在时钟上升沿之后一点点才变化的;在2的上升沿这个点上看到en的值是0的,因为en还没变化;而在3的上升沿这个点上看到en的值是1,dout的值是0;最后,在10的上升沿这个点上看到dout的值是1。 FPGA入门基础学习...

http://bbs.eeworld.com.cn/thread-954616-1-1.html 发布时间: 2018-09-20



FPGA至简设计法高效设计[1241003385]

至简设计法高效设计上一节我们描述了明德的通用设计方法。在阐述案例过程中,我们画出了大量的波形图。有读者可能会问,在工作中,我们是不是也需要先大量地画波形图,再来写代码呢?不是的!工作中,我们要设计的系统更加的复杂,一个模块的信号也非常地多,如果我们每个模块都要画波形图,这不是明德提倡的至简设计。何况,信号一天,画出来的波形信号也是相当地多,也容易迷糊当中。上一节我们画的波形图,主要是为了...

http://bbs.eeworld.com.cn/thread-954509-1-1.html 发布时间: 2018-09-20



FPGA至简设计法经典案例3【1241003385】

==1期间,出现了en1==1或者en2==1,该怎么办?请不要考虑这种情况,本案例假设永远不会出现该情况。明德在模块划分规范时,会要求各个模块之间配合清楚。否则每个模块都要处理所有情况,那就相当复杂了。看到大于1的数字,就知道要计数。推荐的计数方式如下: 计数器cnt都是计算dout==1的个数。不要考虑使用2个计数器来分别计数en1和en2的情况,这是因为即使用了2个计数器,这2个计数器都不是...

http://bbs.eeworld.com.cn/thread-942857-1-1.html 发布时间: 2018-09-19



FPGA至简设计法案例4 【12401003385】

;        上面波形图显示了描述的功能。第3个时钟上升沿收到en==1,所以dout间隔1个时钟后变1并且持续2个时钟周期,这个动作重复3次,结束。 看到大于1的数字,就知道要计数。下面的计数方式非常普遍: 即用一个计数器,从头数到尾。这个计数器的设计很简单,但产生dout信号就不容易了。 明德推荐的计数方式如下: 利用2个计数器。cnt0就如案例...

http://bbs.eeworld.com.cn/thread-927078-1-1.html 发布时间: 2018-09-18



至简设计法经典案例2 1241003385

时钟上升沿看到en==1,间隔3个时钟后,dout变1,再过2个时钟后,dout变0。根据案例1的经验,出现大于1的数字时,就需要计数。我们这里有数字2和3,建议的计数方式如下。 当然,其他计数方式最终也能实现功能。但明德的总结是上面方式最好,实现的代码将是最简的,其他方式则稍微复杂。 接下来判断计数器的加1条件。与案例1不同的是,计数器加1区域如下图阴影部分,但图中没有任何信号来指示此区域...

http://bbs.eeworld.com.cn/thread-926985-1-1.html 发布时间: 2018-09-17



FPGA至简设计法经典案例1241003385

武当,后天又学下华山,在这样的情况下,能成长为高手,那就奇怪了。在明德看来,FPGA设计应该有一套通用的设计方法。该方法能够应付所有的功能设计,无论功能怎么变,都可以用该方法来套用。明德发明的这套方法就是至简设计法。至简设计法从宏观上,适应所有的功能设计需求。例如,无论是什么功能,我们都先将其转化成需求波形。然后在此基础上设计模块架构;在模块架构基础上设计信号。这步骤都是通用的、是固化的。至简...

http://bbs.eeworld.com.cn/thread-926791-1-1.html 发布时间: 2018-09-14



【转】FPGA寄存器自动化配置核心设计技巧

本博文设计思想采用明德至简设计法。之前都是通过一些完整的案例来分享设计心得,而这篇文章以需要配置多个寄存器的场景讲述核心设计技巧。    在设计案例时发现,经常会配置比较复杂的IP核或驱动一些接口进而操作外设。此时,为了让外设或IP核正常工作,需要对其内部多个寄存器进行适当配置来保证在所需模式下正常工作。我们一般先设计接口模块或IP核顶层文件,之后通过控制模块按照先后顺序...
关键词: FPGA 寄存器

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