明德至简设计法--verilog综合器和仿真器

Verilg是硬件描述语言,顾名思义,就是用代码的形式描述硬件的功能。而我们最终是要在电路上实现该功能的。当Verilog描述出硬件功能后,我们需要综合器对Verilog代码进行解释,将代码转化成实际的电路来表示,最终实际的电路,我们称之为网表。这种将Verilog代码转成网表的工具,就是综合器。上图左上角是一份verilog代码,该代码描述了一个加法器功能。该代码经过综合器解释后,转化成一个加法器电路。QUARTUS、ISE和VIVADO都是综合器,集成电路常用的综合器是DC。 我们在FPGA设计的过程中,不可避免会出现各种BUG。如果我们编写好代码,综合成电路,烧写到FPGA后,才看...

http://home.eeworld.com.cn/my/space-uid-650878-blogid-723240.html 发布时间: 2018-10-10



FPGA数码管动态扫描附件详细的讲解

及发光二极管的余辉效应,尽管实际上各位数码管并非同时点亮,但只要扫描的速度足够快,给人的印象就是一组稳定的显示数据,不会有闪烁感,动态显示的效果和静态显示是一样的,能够节省大量的I/O端口,而且功耗更低。明德开发板上一共有2组4位的共阳数码管,也就是说一共有8个共阳数码管。数码管的配置电路如下。file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01...

http://bbs.eeworld.com.cn/thread-988108-1-1.html 发布时间: 2018-09-29



基于至简设计法的串口通信设计

的是功能,例如计数10下,我们就直接用add_cnt && cnt==10-1表示。Dout信号在数到10个时就变高,我们就会写出下面代码: If(add_cnt && cnt==10-1)    dout <= 1; 这就是功能设计。 当然,有读者会疑问,这样不用考虑波形,真能保证波形是正确的吗?其实,这方面已经有明德的规范来保证...

http://bbs.eeworld.com.cn/thread-977407-1-1.html 发布时间: 2018-09-28



基于FPGA至简设计法的OV7670图像采集

,则先给写命令,写地址和写数据由配置表给出,执行完后,再给读命令,读地址与本次操作的写地址相同。 采用需配置外设交互架构,在配置具有多功能的外设的寄存器时,能够很方便地进行调试,仅需通过修改配置表就可以实现,所以明德强烈推荐此类外设使用该构架。调试过程一般是确认读操作,看能否读1个寄存器数据,从而确保读操作没问题;然后写1个寄存器再读出来,确认读出来的数据是不是写进去的数据,从而确保读写操作...

http://bbs.eeworld.com.cn/thread-976588-1-1.html 发布时间: 2018-09-25



FPGA1位闪烁灯设计[1241003385]

与荧光粉发出的黄光混合,可以得到白光。对于InGaN/YAG白色LED,通过改变YAG荧光粉的化学组成和调节荧光粉层的厚度,可以获得色温3500-10000K的各色白光。这种通过蓝光LED得到白光的方法,构造简单、成本低廉、技术成熟度高,因此运用最多。 明德的教学板一共有8个可发绿光的LED灯。下面是LED灯的原理图。         ...

http://bbs.eeworld.com.cn/thread-954735-1-1.html 发布时间: 2018-09-21



FPGA入门基础学习--D触发器、波形、代码

上升沿,才有信号变化呢?有什么用呢?例如:明德的波形,默认的情况下都是同步信号,这意味着en和dout都是由D触发器产生的。因此信号的变化,都是在时钟上升沿之后才开始的,en也是在时钟上升沿之后一点点才变化的;在2的上升沿这个点上看到en的值是0的,因为en还没变化;而在3的上升沿这个点上看到en的值是1,dout的值是0;最后,在10的上升沿这个点上看到dout的值是1。 FPGA入门基础学习...

http://bbs.eeworld.com.cn/thread-954616-1-1.html 发布时间: 2018-09-20



FPGA至简设计法高效设计[1241003385]

至简设计法高效设计上一节我们描述了明德的通用设计方法。在阐述案例过程中,我们画出了大量的波形图。有读者可能会问,在工作中,我们是不是也需要先大量地画波形图,再来写代码呢?不是的!工作中,我们要设计的系统更加的复杂,一个模块的信号也非常地多,如果我们每个模块都要画波形图,这不是明德提倡的至简设计。何况,信号一天,画出来的波形信号也是相当地多,也容易迷糊当中。上一节我们画的波形图,主要是为了...

http://bbs.eeworld.com.cn/thread-954509-1-1.html 发布时间: 2018-09-20



FPGA至简设计法经典案例3【1241003385】

==1期间,出现了en1==1或者en2==1,该怎么办?请不要考虑这种情况,本案例假设永远不会出现该情况。明德在模块划分规范时,会要求各个模块之间配合清楚。否则每个模块都要处理所有情况,那就相当复杂了。看到大于1的数字,就知道要计数。推荐的计数方式如下: 计数器cnt都是计算dout==1的个数。不要考虑使用2个计数器来分别计数en1和en2的情况,这是因为即使用了2个计数器,这2个计数器都不是...

http://bbs.eeworld.com.cn/thread-942857-1-1.html 发布时间: 2018-09-19



FPGA至简设计法案例4 【12401003385】

;        上面波形图显示了描述的功能。第3个时钟上升沿收到en==1,所以dout间隔1个时钟后变1并且持续2个时钟周期,这个动作重复3次,结束。 看到大于1的数字,就知道要计数。下面的计数方式非常普遍: 即用一个计数器,从头数到尾。这个计数器的设计很简单,但产生dout信号就不容易了。 明德推荐的计数方式如下: 利用2个计数器。cnt0就如案例...

http://bbs.eeworld.com.cn/thread-927078-1-1.html 发布时间: 2018-09-18



至简设计法经典案例2 1241003385

时钟上升沿看到en==1,间隔3个时钟后,dout变1,再过2个时钟后,dout变0。根据案例1的经验,出现大于1的数字时,就需要计数。我们这里有数字2和3,建议的计数方式如下。 当然,其他计数方式最终也能实现功能。但明德的总结是上面方式最好,实现的代码将是最简的,其他方式则稍微复杂。 接下来判断计数器的加1条件。与案例1不同的是,计数器加1区域如下图阴影部分,但图中没有任何信号来指示此区域...

http://bbs.eeworld.com.cn/thread-926985-1-1.html 发布时间: 2018-09-17



FPGA至简设计法经典案例1241003385

武当,后天又学下华山,在这样的情况下,能成长为高手,那就奇怪了。在明德看来,FPGA设计应该有一套通用的设计方法。该方法能够应付所有的功能设计,无论功能怎么变,都可以用该方法来套用。明德发明的这套方法就是至简设计法。至简设计法从宏观上,适应所有的功能设计需求。例如,无论是什么功能,我们都先将其转化成需求波形。然后在此基础上设计模块架构;在模块架构基础上设计信号。这步骤都是通用的、是固化的。至简...

http://bbs.eeworld.com.cn/thread-926791-1-1.html 发布时间: 2018-09-14



【转】FPGA寄存器自动化配置核心设计技巧

本博文设计思想采用明德至简设计法。之前都是通过一些完整的案例来分享设计心得,而这篇文章以需要配置多个寄存器的场景讲述核心设计技巧。    在设计案例时发现,经常会配置比较复杂的IP核或驱动一些接口进而操作外设。此时,为了让外设或IP核正常工作,需要对其内部多个寄存器进行适当配置来保证在所需模式下正常工作。我们一般先设计接口模块或IP核顶层文件,之后通过控制模块按照先后顺序...
关键词: FPGA 寄存器

http://bbs.eeworld.com.cn/thread-918914-1-1.html 发布时间: 2018-09-05



状态机显示被综合掉

; alarm_en <=zero; END bhv; 状态机显示被综合掉 图片 求助 明德公开课《FPGA中原码、补码和小数的运算》录播视频:[url]http://www.mdy-edu.com/product/629.html[/url] 你这个状态机会锁死在S1和S2状态里的 ...

http://bbs.eeworld.com.cn/thread-607153-1-1.html 发布时间: 2017-12-28



FPGA至简设计法为什么这么简单

、代码冗长重复、逻辑关系不明确、代码之间出现冲突等等现象。 明德至简设计法,提取大量的实际项目,采用科学的手段统计分析,找出其内在通用性部分,并建立相关的体系,实现了“填空式”设计!首先,把复杂的代码划分成几种类型的模块,然后以统一规范的代码格式,通过相应的脚本语言建立可调用的通用模板。不仅如此,通过模板生成的代码可参数化定制,一旦生成无需修改。下面我们先以非常常用的计数器模板为例演示一下...

http://bbs.eeworld.com.cn/thread-604637-1-1.html 发布时间: 2017-12-15



FPGA模块划分技巧

的架构师基本上都是国外的专家来担任。明德至简设计法讲述如何进行模块划分,列出了非常多的实用技巧。1. 讲述了模块之间连接的常用信号。一般模块之间就通过这些信号来连接,读者定义模块信号时基本上套上这几个信号就可以了,也不用再去烦信号的命名问题。2. 对于FPGA内部模块,讲述了模块之间数据交互的几种模式和应用场景。读者可以按照项目情况选择合适的模式来使用。3. FPGA经常与外设通信,至简设计法也讲述...
关键词: FPGA verliog Xilinx altera

http://bbs.eeworld.com.cn/thread-594012-1-1.html 发布时间: 2017-12-04



明德FPGA设计技巧--gVim模板分享2

fpga工程师都知道,Verilog代码绝大部分都是always语句,结构基本上都是一致的,为了减少重复性的工作,让工程师专注于设计实现,明德精心制作了常用模板,只要你安装好明德提供的GVIM,就能使用这些模板了。1.模块的模板在GVIM输入“Module”并回车,如下图所示 就能得到下面的模块的模板。 模块的模板包括了输入输出信号列表、信号定义,组合逻辑和时序逻辑等,这是一个模块...
关键词: altera fpga gVim 设计 verilog

http://bbs.eeworld.com.cn/thread-591780-1-1.html 发布时间: 2017-11-29



quartusii中左边可以打点,有什么意义吗?

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http://bbs.eeworld.com.cn/thread-573054-1-1.html 发布时间: 2017-10-27



xilinx fpga 小项目

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关键词: Xilinx vivado

http://bbs.eeworld.com.cn/thread-571612-1-1.html 发布时间: 2017-10-24



VIVADO

先从哪里下手?!! 3.找不到工作,面试难?!!看别人有10K+薪水,而自己只有几K?!! 不要犹豫了,赶紧来报班培训吧,自学没个几年根本达不到就业水平,时间就是金钱,早掌握早赚钱。 明德专业FPGA培训,带你摆脱上面的三种情况,一对一辅导教学,您完全掌握了老师才开始下一个知识点的教学,不用担心大班教学跟不上其他学员进度,明德承诺能真正让你拥有独立完成任意FPGA项目的能力。 就业班...
关键词: Xilinx vivado

http://bbs.eeworld.com.cn/thread-571070-1-1.html 发布时间: 2017-10-21



求大神

能看懂别人的代码,到自己设计时却不知道先从哪里下手?!! 3.找不到工作,面试难?!!看别人有10K+薪水,而自己只有几K?!! 不要犹豫了,赶紧来报班培训吧,自学没个几年根本达不到就业水平,时间就是金钱,早掌握早赚钱。 明德专业FPGA培训,带你摆脱上面的三种情况,一对一辅导教学,您完全掌握了老师才开始下一个知识点的教学,不用担心大班教学跟不上其他学员进度,明德承诺能真正让你拥有独立...

http://bbs.eeworld.com.cn/thread-570965-1-1.html 发布时间: 2017-10-21




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