Modelsim仿真

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
关键词: FPGA ic VHDL EDA Verilog

http://training.eeworld.com.cn/video/15103 发布时间: 2018-08-12



电路设计实例2

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
关键词: FPGA ic VHDL EDA Verilog

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电路设计实例1

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
关键词: FPGA ic VHDL EDA Verilog

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时序逻辑电路(1)

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
关键词: FPGA ic VHDL EDA Verilog

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面向测试的Verilog语法(2)

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
关键词: FPGA ic VHDL EDA Verilog

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面向测试的Verilog语法(1)

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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时序电路的设计

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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D触发器的描述

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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阻塞与非阻塞赋值

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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Always

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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Assign 举例

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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Assign 语句

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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逻辑电平及数据操作

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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端口、信号及数据类型

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Verilog的历史和学习要点

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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时序逻辑电路(2)

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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组合逻辑电路

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数字系统的实现方法 (ASSP_FPGA_ASIC的对比)

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从ISSCC看IC的发展方向

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从行业的发展看IC的进展

集成电路是现代电子系统里必不可少的组成部分之一。数字集成电路的设计过程包括前端设计和后端设计。在前端设计阶段,在完成数字系统架构和算法设计的基础上,主要进行寄存器传输转换级(Register Transfer Level, RTL)代码设计,逻辑综合生成门级网表;后端设计包含版图布局规划、标准砖单元放置和布线、版图生成与检查等。 本课程介绍了 IC设计流程及设计方法、VHDL及Verilog语言...
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